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-- 發(fā)布時間：2010-12-8 13:30:54
-- 基于Cadence的高速PCB設計
1 引言
隨著人們對通信需求的不斷提高，要求信號的傳輸和處理的速度越來越快.相應的高速PCB的應用也越來越廣，設計也越來越復雜.高速電路有兩個方面的含義：一是頻率高，通常認為數(shù)字電路的頻率達到或是超過45MHz至50MHz，而且工作在這個頻率之上的電路已經(jīng)占到了整個系統(tǒng)的三分之一，就稱為高速電路.另外從信號的上升與下降時間考慮，當信號的上升時間小于6倍信號傳輸延時時即認為信號是高速信號，此時考慮的與信號的具體頻率無關(guān).
2 高速PCB設計的基本內(nèi)容
高速電路設計在現(xiàn)代電路設計中所占的比例越來越大，設計難度也越來越高，它的解決不僅需要高速器件，更需要設計者的智慧和仔細的工作，必須認真研究分析具體情況，解決存在的高速電路問題.一般說來主要包括三方面的設計：信號完整性設計、電磁兼容設計、電源完整性設計.
2.1 信號完整性(signal integrity)設計
信號完整性是指信號在信號線上的質(zhì)量.信號具有良好的信號完整性是指當在需要的時候，具有所必需達到的電壓電平數(shù)值.差的信號完整性不是由某一因素導致的，而是由板級設計中多種因素共同引起的.特別是在高速電路中，所使用的芯片的切換速度過快、端接元件布設不合理、電路的互聯(lián)不合理等都會引起信號的完整性問題.具體主要包括串擾、反射、過沖與下沖、振蕩、信號延遲等.
2.1.1 串擾(crosstalk)
串擾是相鄰兩條信號線之間的不必要的耦合，信號線之間的互感和互容引起線上的噪聲.因此也就把它分為感性串擾和容性串擾，分別引發(fā)耦合電流和耦合電壓.當信號的邊緣速率低于1ns時，串擾問題就應該考慮.如果信號線上有交變的信號電流通過時，會產(chǎn)生交變的磁場，處于磁場中的相鄰的信號線會感應出信號電壓.一般PCB板層的參數(shù)、信號線間距、驅(qū)動端和接收端的電氣特性及信號線的端接方式對串擾都有一定的影響.在Cadence的信號仿真工具中可以同時對6條耦合信號線進行串擾后仿真，可以設置的掃描參數(shù)有：PCB的介電常數(shù)，介質(zhì)的厚度，沉銅厚度，信號線長度和寬度，信號線的間距.仿真時還必須指定一個受侵害的信號線，也就是考察另外的信號線對本條線路的干擾情況，激勵設置為常高或是常低，這樣就可以測到其他信號線對本條信號線的感應電壓的總和，從而可以得到滿足要求的最小間距和最大并行長度.
2.1.2 反射(reflection)
反射和我們所知道的光經(jīng)過不連續(xù)的介質(zhì)時都會有部分能量反射回來一樣，就是信號在傳輸線上的回波.此時信號功率沒有全部傳輸?shù)截撦d處，有一部分被反射回來了.在高速的PCB中導線必須等效為傳輸線，按照傳輸線理論，如果源端與負載端具有相同的阻抗，反射就不會發(fā)生了.二者阻抗不匹配會引起反射，負載會將一部分電壓反射回源端.根據(jù)負載阻抗和源阻抗的關(guān)系大小不同，反射電壓可能為正，也可能為負.如果反射信號很強，疊加在原信號上，很可能改變邏輯狀態(tài)，導致接收數(shù)據(jù)錯誤.如果在時鐘信號上可能引起時鐘沿不單調(diào)，進而引起誤觸發(fā).一般布線的幾何形狀、不正確的線端接、經(jīng)過連接器的傳輸及電源平面的不連續(xù)等因素均會導致此類反射. 另外常有一個輸出多個接收，這時不同的布線策略產(chǎn)生的反射對每個接收端的影響也不相同，所以布線策略也是影響反射的一個不可忽視的因素.
2.1.3 過沖(overshoot)和下沖(undershoot)
過沖是由于電路切換速度過快以及上面提到的反射所引起的信號跳變，也就是信號第一個峰值超過了峰值或谷值的設定電壓.下沖是指下一個谷值或峰值.過分的過沖能夠引起保護二極管工作， 導致過早地失效，嚴重的還會損壞器件.過分的下沖能夠引起假的時鐘或數(shù)據(jù)錯誤.它們可以通過增加適當端接予以減少或消除.
2.1.4 振蕩(ringing)和環(huán)繞振蕩(rounding)
振蕩的現(xiàn)象是反復出現(xiàn)過沖和下沖.信號的振蕩和環(huán)繞振蕩由線上過度的電感和電容引起的接收端與傳輸線和源端的阻抗不匹配而產(chǎn)生的，通常發(fā)生在邏輯電平門限附近，多次跨越邏輯電平門限會導致邏輯功能紊亂.振蕩和環(huán)繞振蕩同反射一樣也是由多種因素引起的，振蕩可以通過適當?shù)亩私踊蚴歉淖働CB參數(shù)予以減小，但是不可能完全消除.
在Cadence的信號仿真軟件中，將以上的信號完整性問題都放在反射參數(shù)中去度量.在接收和驅(qū)動器件的IBIS模型庫中，我們只需要設置不同的傳輸線阻抗參數(shù)、電阻值、信號傳輸速率以及選擇微帶線還是帶狀線，就可以通過仿真工具直接計算出信號的波形以及相應的數(shù)據(jù)，這樣就可以找出匹配的傳輸線阻抗值、電阻值、信號傳輸速率，在對應的PCB軟件Allegro中，就可以根據(jù)相對應的傳輸線阻抗值和信號傳輸速率得到各層中相對應信號線的寬度(需提前設好疊層的順序和各參數(shù)).選擇電阻匹配的方式也有多種，包括源端端接和并行端接等，根據(jù)不同的電路選擇不同的方式.在布線策略上也可以選擇不同的方式：菊花型、星型、自定義型，每種方式都有其優(yōu)缺點，可以根據(jù)不同的電路仿真結(jié)果來確定具體的選擇方式.
2.1.5 信號延遲(delay)
電路中只能按照規(guī)定的時序接收數(shù)據(jù)，過長的信號延遲可能導致時序和功能的混亂，在低速的系統(tǒng)中不會有問題，但是信號邊緣速率加快，時鐘速率提高，信號在器件之間的傳輸時間以及同步時間就會縮短.驅(qū)動過載、走線過長都會引起延時.必須在越來越短的時間預算中要滿足所有門延時，包括建立時間，保持時間，線延遲和偏斜. 由于傳輸線上的等效電容和電感都會對信號的數(shù)字切換產(chǎn)生延遲，加上反射引起的振蕩回繞，使得數(shù)據(jù)信號不能滿足接收端器件正確接收所需要的時間，從而導致接收錯誤.在Cadence的信號仿真軟件中，將信號的延遲也放在反射的子參數(shù)中度量，有Settledelay、switchdelay、Propdelay.其中前兩個與IBIS模型庫中的測試負載有關(guān)， 這兩個參數(shù)可以通過驅(qū)動器件和接收器件的用戶手冊參數(shù)得到， 可以將它們與仿真后的Settledelay、Switchdelay加以比較，如果在Slow模式下得到的Switchdelay都小于計算得到的值，并且在Fast的模式下得到的Switchdelay的值都大于計算得到的值，就可以得出我們真正需要的兩個器件之間的時延范圍Propdelay.在具體器件布放的時候，如果器件的位置不合適，在對應的時延表中那部分會顯示紅色，當把其位置調(diào)整合適后將會變成藍色，表示信號在器件之間的延時已經(jīng)滿足Propdelay規(guī)定的范圍了.
2.2 電磁兼容性(Electro Magnetic Compatibility)設計
電磁兼容包括電磁干擾和電磁忍受，也就是過量的電磁輻射以及對電磁輻射的敏感程度兩個方面. 電磁干擾有傳導干擾和輻射干擾兩種.傳導干擾是指以電流的形式通過導電介質(zhì)把一個電網(wǎng)絡上的信號傳導到另一個電網(wǎng)絡，PCB中主要表現(xiàn)為地線噪聲和電源噪聲.輻射干擾是指信號以電磁波的形式輻射出去，從而影響到另一個電網(wǎng)絡.在高速PCB及系統(tǒng)設計中，高頻信號線、芯片的引腳、接插件等都可能成為具有天線特性的輻射干擾源.對EMC的設計根據(jù)設計的重要性可以分為四個層次：器件和PCB級設計，接地系統(tǒng)的設計，屏蔽系統(tǒng)設計以及濾波設計.其中的前兩個最為重要，器件和PCB級設計主要包括有源器件的選擇、電路板的層疊、布局布線等.接地系統(tǒng)的設計主要包括接地方式、地阻抗控制、地環(huán)路和屏蔽層接地等.在Cadence的仿真工具中，電磁干擾的仿真參數(shù)可以設置在X、Y、Z三個方向上的距離、頻率的范圍、設計余量、符合標準等.此仿真屬于后仿真，主要檢驗是否符合設計要求，因此，在做前期工作時，我們還需要按照電磁干擾的理論去設計，通常的做法是將控制電磁干擾的各項設計規(guī)則應用到設計的每個環(huán)節(jié)，實現(xiàn)在各個環(huán)節(jié)上的規(guī)則驅(qū)動和控制.
2.3 電源完整性(power integrity)設計
在高速電路中， 電源和地的完整性也是一個非常重要的因素， 因為電源的完整性和信號的完整性是密切相關(guān)的.在大多數(shù)情況下，影響信號畸變的主要原因是電源系統(tǒng).如：地反彈噪聲太大、去耦合電容設計不合適、多電源或地平面地分割不好、地層設計不合理、電流分配不均等都會帶來電源完整性方面的問題，引起信號的畸變而影響到信號的完整性.解決的主要思路有確定電源分配系統(tǒng)，將大尺寸電路板分割成幾塊小尺寸板，根據(jù)地平面反彈噪聲(Ground Bounce)(簡稱地彈)確定去耦電容，以及著眼于整個PCB板考慮等幾個方面.
在電路中有大的電流涌動時會引起地彈，如大量芯片的輸出同時開啟時，將有一個較大的瞬態(tài)電流在芯片與板的電源平面流過，芯片封裝與電源平面的電感和電阻會引發(fā)電源噪聲，這樣會在真正的地平面上產(chǎn)生電壓的波動和變化，這種噪聲會影響其它元器件的動作.設計中減小負載電容、增大負載電阻、減小地電感、減少器件同時開關(guān)的數(shù)目均可以減少地彈.由于地電平面分割，例如地層被分割為數(shù)字地、模擬地、屏蔽地等，當數(shù)字信號走到模擬地線區(qū)域時，就會產(chǎn)生地平面回流噪聲.同時根據(jù)選用的器件不同，電源層也可能會被分割為幾種不同電壓層，此時地彈和回流噪聲更需特別關(guān)注.在電源完整性的設計中電源分配系統(tǒng)和去耦電容的選擇很重要.一般使得電源系統(tǒng)(電源和地平面)之間的阻抗越低越好.可以通過規(guī)定最大的電壓和電流變化范圍來確定我們希望達到的目標阻抗，然后通過調(diào)整電路中的相關(guān)因素使電源系統(tǒng)各部分的阻抗與目標阻抗逼近.對于去耦電容，必須考慮電容的寄生參數(shù)，定量的計算出去耦電容的個數(shù)以及每個電容的容值和具體放置位置，盡量做到電容一個不多，一個不少.在Cadence仿真工具中，將接地反彈稱為同步開關(guān)噪聲(Simultaneous switch noise)。在仿真時將電源間的寄生電感、電容和電阻， 以及器件封裝的寄生電感、電容和電阻都做考慮，結(jié)果比較符合實際情況.還可以根據(jù)系統(tǒng)使用的電路類型與工作頻率，設置好期望的相關(guān)指標參數(shù)后，計算出合適的電容大小以及最佳的布放位置，設計具有低阻抗的接地回路來解決電源完整性問題。
3 高速PCB的設計方法
3.1 傳統(tǒng)的設計方法
如圖1是傳統(tǒng)的設計方法，在最后測試之前，沒有做任何的處理，基本都是依靠設計者的經(jīng)驗來完成的.在對樣機測試檢驗時才可以查找到問題，確定問題原因.為了解決問題，很可能又要從頭開始設計一遍.無論是從開發(fā)周期還是開發(fā)成本上看，這種主要依賴設計者經(jīng)驗的方法不能滿足現(xiàn)代產(chǎn)品開發(fā)的要求，更不能適應現(xiàn)代高速電路高復雜性的設計.所以必須借助先進的設計工具來定性、定量的分析，控制設計流程.
3.2 Cadence設計方法
現(xiàn)在越來越多的高速設計是采用一種有利于加快開發(fā)周期的更有效的方法.先是建立一套滿足設計性能指標的物理設計規(guī)則，通過這些規(guī)則來限制PCB布局布線.在器件安裝之前，先進行仿真設計.在這種虛擬測試中，設計者可以對比設計指標來評估性能.而這些關(guān)鍵的前提因素是要建立一套針對性能指標的物理設計規(guī)則，而規(guī)則的基礎又是建立在基于模型的仿真分析和準確預測電氣特性之上的，所以不同階段的仿真分析顯得非常重要.Cadence軟件針對高速PCB的設計開發(fā)了自己的設計流程，如圖2它的主要思想是用好的仿真分析設計來預防問題的發(fā)生，盡量在PCB制作前解決一切可能發(fā)生的問題.與左邊傳統(tǒng)的設計流程相比，最主要的差別是在流程中增加了控制節(jié)點，可以有效地控制設計流程.它將原理圖設計、PCB布局布線和高速仿真分析集成于一體，可以解決在設計中各個環(huán)節(jié)存在的與電氣性能相關(guān)的問題.通過對時序、信噪、串擾、電源結(jié)構(gòu)和電磁兼容等多方面的因素進行分析，可以在布局布線之前對系統(tǒng)的信號完整性、電源完整性、電磁干擾等問題作最優(yōu)的設計.
圖1 傳統(tǒng)高速設計流程
圖2 Cadence高速設計流程
4 結(jié)語
高速PCB設計是一個很復雜的系統(tǒng)工程，只有借助于那些不僅能計算設計中用到的每個元器件的物理特性和電氣特性的影響及其相互作用，還必須能從設計的PCB中自動提取和建立模型，并且具有提供對實際設計操作產(chǎn)生動態(tài)特性描述的仿真器等強大功能的EDA軟件工具，才能更全面地解決以上信號完整性、電磁干擾、電源完整性等問題.在具體設計過程中，在橫向上要求各部分的設計人員通力合作，在縱向上要求設計的各個階段綜合考慮，把設計和仿真貫穿于整個設計過程，實現(xiàn)過程的可控性，具體指標的量化.只有這樣才能做到高效的設計.