在半導體應用廣泛的3C產品中，以手機、PDA為代表的數字消費產品（Digital Consuner）的發展反映出半導體產業發展的趨勢：上市時間越來越短，成本要求不斷降低，同時多種功能的集成使SoC復雜度增加。因此，Cadence亞太區總裁居龍把“在最短時間，開發出最低成本、最復雜的產品”，稱為整個半導體產業面臨的共同故事。

商業挑戰面前，半導體產業的技術挑戰也愈加棘手。隨著集成電路工藝在從微米時代步入納米時代，如今要經歷從90nm、65nm、45nm、32nm的工藝提升，同時物理現象也發生變化，不同的工藝帶來不同的設計挑戰。現在，最重要的挑戰是低功耗。漏電流是65nm面對的第一大問題，物理現象改變了，設計方法和工具也要改變。此外，良率、可靠性、高集成度都是技術方面的挑戰。

從概念到產品推向市場，EDA服務于產業鏈整合

半導體產業發展到今天，EDA作為IC設計不可或缺的支撐工具，要在“最短時間、開發出最低成本、最復雜的產品”，僅僅提供“點”工具是不夠的。

因此，居龍指出：“當今，整個設計鏈（包括設計、制造、封裝）分工越來越細，Fabless遠遠多于IDM（集成器件制造商），單個公司無法面對所有的工作，公司成功與否取決于產業鏈整合是否高效。從概念到市場，EDA工具要服務于產業鏈的整合，包括從系統級設計、物理實現、封裝設計、加工制造、PCB設計整個過程，都需要EDA工具的輔助支持。”

從概念到產品推向市場，整個電子設計分為幾塊：IC設計－>封裝設計－>IC制造－>PCB設計。“整個設計周期大概需要半年到一年時間，一個產品才可以推向市場。在IC制造、PCB設計環節等環節都存在一些技術設計挑戰，會影響到產品上市時間、良率。”該公司資深設計服務專家賴志廣講解了EDA的角色，“在整個設計流程中EDA都守候在一旁，提供一個輔助平臺，對所有產品設計流程中提供強有力的幫助。”

Cadence的技術平臺分為5個不同的產品線，全面的設計工具可以提供從概念到產品實現最完整的解決方案。包括針對大規模、復雜、高性能的數字IC設計平臺Encounter；用于模擬、混合信號、RF集成電路設計的全定制設計平臺Virtuoso；支持最快、最有效大規模復雜芯片驗證的功能驗證平臺Incisive；面向目標、按時完成系統協同設計的系統互聯設計平臺Allegro，以及在生產加工前進行可信賴加工驗證的可制造性設計技術。

垂直解決方案（或稱“錦囊”）是Cadence為幫助IC設計公司迅速建立設計架構，并獲得更短、可預測性更高的設計周期而推出的，獨具特色的整套解決方案。“錦囊”通過與一個打包在平臺流程中經過驗證的方法學、授權標準IP相結合，用于解決特定的應用設計問題。當前，Cadence的“錦囊”重點在無線領域，以及有線網絡、個人娛樂領域，已有5個方案（包括RF SiP Methodology Kit、Functional Verification Kit for ARM、AMS Methodology Kit、Optimization Methodology Kit for ARM Processors、RF Design Methodology Kit）。

“Cadence有最完整的解決方案，能夠為客戶提供全面的增值，這是我們的優勢。”居龍也進一步解釋了小公司難成氣候，“今后幾年大公司就變成大者恒大，小公司生存空間非常小，頂多做出一個不錯的技術賣給大公司，不可能再會上市。”

系統功能驗證、可制造性設計是未來成長空間

傳統EDA市場主要集中在RTL和GDS。如今，在EDA市場增長遭遇瓶頸的大環境下，業界都在探尋EDA新的成長空間。

居龍談到Cadence要把握兩個新的成長空間，這也是Cadence看到的客戶需求。

一方面，芯片和系統的結合越來越緊密，要把系統所有功能放到芯片上去，將面臨系統功能驗證的挑戰，因而Cadence現在一個新的產品方向是提供系統功能驗證的解決方案，使產品從規格設計到實現能很快實現。

另一方面是制造，IC設計完成后，但是否以很好的成本生產出來，以及跟fountry的結合是否夠密切，可制造性設計(DFM)也是未來發展方向。Cadence和PDF Solutions已就DFM架構藍圖開發開始合作。

在中國市場，Cadence也正在與信息產業部就合作事宜進行積極磋商。談到Cadence與中國政府在IP合作上的考慮，居龍稱：“Cadence希望與政府合作不是要賣IP，而是通過與政府政策帶動整個產業。我們的想法是：自己不賣IP，而是希望把國外IP帶進來，國外IP公司要進入中國，一方面他們擔心自己IP被侵權，另一方面怎樣幫助他們把IP真正利用起來，像MIPS、ARM吸引很多支持，能不能及如何進行驗證、集成。”他強調，IP不是獨立的，只有設計出真正的產品它才有價值，而像Intel真正有價值的IP也是不賣的。