FPGA- Field Programmable Gate Array- a programmable integrated circuit.  現場可編程門陣列

CPLD- ArrayComplex Programmable Logic Device-A type of integrated circuit that provides the customer the ability to custom program and reprogram the component function. 復雜可編程邏輯器件

 

可編程邏輯器件的兩種主要類型是現場可編程門陣列（FPGA）和復雜可編程邏輯器件（CPLD）。在這兩類可編程邏輯器件中，FPGA提供了最高的邏輯密度、最豐富的特性和最高的性能�，F在最新的FPGA器件，如Xilinx Virtex"系列中的部分器件，可提供八百萬"系統門"（相對邏輯密度）。這些先進的器件還提供諸如內建的硬連線處理器（如IBM Power PC）、大容量存儲器、時鐘管理系統等特性，并支持多種最新的超快速器件至器件（device-to-device）信號技術。 FPGA被應用于范圍廣泛的應用中，從數據處理和存儲，以及到儀器儀表、電信和數字信號處理等。

與此相比，CPLD提供的邏輯資源少得多 - 最高約1萬門。但是，CPLD提供了非常好的可預測性，因此對于關鍵的控制應用非常理想。而且如Xilinx CoolRunner"系列CPLD器件需要的功耗極低，并且價格低廉，從而使其對于成本敏感的、電池供電的便攜式應用（如移動電話和數字手持助理）非常理想。

    什么原因使PLD發展如此之快？這主要是依賴通信和網絡產品市場的飛速發展，而這一領域是PLD最大的應用市場。熟悉通信和網絡的人一定知道這里玩的是協議，而通信協議好像海鮮價錢，說變就變。PLD正是發揮了它現場可編程的特點、繞過定制集成電路的復雜環節，極大地縮短了新品上市時間、提高了設計和使用的靈活性。因為通信和網絡產品利潤高，也因為PLD器件工藝復雜，因此PLD一直被認為是只能應用于高檔產品。如通信產品和專業圖象處理設備。但是隨著半導體工藝的發展，PLD芯片的成本已越來越低，甚至已經可以和ASCI芯片和標準集成電路相互競爭，這使得PLD的應用領域不斷擴大，反過來，這又進一步加速了PLD產品的發展。

    目前可編程邏輯器件的發展趨勢主要體現在以下幾點：繼續向更高密度，更大容量邁進

    “為吸引用戶采用FPGA進行設計，可編程芯片供應商始終在尋找提高設計功能和靈活性的方法。”IC Insights公司分析師Brian Matas稱。FPGA已開始接近1,000萬門的規模，這似乎已經達到用戶的要求或設計能力的極限。但這些高端PLD供應商仍不以此為滿足�！霸谶^去十年里，每次我們推出更大規模的器件，都以為到頭了，沒有人會需要這么大的容量，但每次客戶的需求又再次爆棚�！盭ilinx公司資深總監Mark Aaldering說。市場分析家認為目前的狀況仍是如此。對新型最高密度器件的需求有增無減，PLD市場中的領先供應商的發展速度高于其它市場。

    大容量PLD/FPGA是市場發展的焦點。PLD產業中的兩大霸主：Altera和Xilinx在超大容量的PLD/FPGA上展開了激烈的競爭。去年Altera推出APEX-E系列,最大的20K1500E達到了51840個LE(邏輯單元)，稍后Xilinx的Virtex3200E達到32448個slices(一個slices約等2個LE)于今年Xilinx推出VirtexII系列，其中容量為33792個slices的VirtexII 6000已經提供樣品,Altera的新系列：APEXII中的EP2A70也開始出貨，容量為67200個LE。芯片規模的增加迫使各大PLD廠家推出更強功能的軟件，Altera在99年推出面向百萬門級PLD設計軟件：Quartus, 并最終打算取代MaxplusII,Xilinx也正在將foundation轉向ISE。

    低密度PLD依然走俏

    低密度的產品以Altera的MAX7000/3000,Lattice的ispLSI2000,Xilinx的XC9500為代表。值得注意的是，銷售量最大的產品，其容量也在不斷加大。按照Stark的說法，最新產品的容量將達到128或256個宏單元。這些產品的價格正在下降，很顯然它們將成為市場的最新熱點。此外，同一封裝尺寸的256、384和512宏單元的器件也已經上市。這些產品簡化了升級過程，最小化了引腳上的脈沖和器件在電路板上占位面積。

    Atmel公司CPLD和SPLD產品總監Jim Fahey說：“隨著工藝技術的發展，256宏單元產品越來越引人注目，性價比變得更具吸引力。”像許多供應商一樣，Atmel今年將推出電源電壓為5V和3.3V的0.35微米器件。這一舉措反映出：雖然步伐有些緩慢，但PLD業界正在向低電壓(3.3V甚至2.5v)器件演進。

    Fahey稱，目前有些廠商正在使用價格來吸引用戶使用電壓為3V的器件。上述趨勢加速了器件設計向3.3V轉變，然而超越目前這一水平的動力并不大。Fahey說：“我還沒有察覺有廠商在進行2.5V器件設計�！盠attice的Stark同意上述觀點。設計者目前還不需要內核電壓是2.5V的器件，大多數系統單元使用的是3.3V電壓。但是以MAX7000系列產品而占有1/3市場份額的Altera公司并不這樣看，在推出3.3v電壓的MAX7000AE以后，2.5v內核的MAX7000B系列也被積極的推向市場，MAX7000B以更短的Pin-to-Pin的延時和更低價格，力爭占領低電壓系統和高速系統中的低密度PLD市場。

    IP內核得到進一步發展

由于通訊系統越來越復雜，PLD的設計也更加龐大，這促進了設計人員對IP核的需求。各大廠家繼續開發新的IP,并且開始提供“硬件”IP,既將一些功能在出廠時就固化在芯片中

近期，Altera又推出了10種新型超級內核(MegaCore)功能，包括Sonet/SDH幀編碼器、ATM信元、PPP分組交換器以及T3幀轉換和映射內核。Altera還宣布了與PMC-Sierra公司POS PHY第三層產品兼容的系列內核，以及用于PCI-X的內核。與此同時，Xilinx亦宣布推出高密度FPGA，包括T1/E1幀編碼器和幀解碼器、HDLC協議控制器、ADPCM編解碼器以及POS PHY第三層接口。

“接口對于可編程邏輯來說極其重要，設計者需要更快速地進行芯片內外的信息交流。”Altera公司資深IP營銷經理Justin Cowling說。領先供應商正準備支持一些新興的寬帶I/O技術。Xilinx計劃對一些高速技術提供物理層以上的支持。去年十月，它還收購了專門從事收發器設計的RocketChips公司。Altera的產品亦打算支持同一功能。這些新功能是以軟件還是硬件來實現，目前尚不可知。Altera和Xilinx都采取了兩條腿走路的策略。去年十一月，Xilinx宣稱將在其Virtex-II結構中同時支持各種硬件和軟件IP，同時提供可支持各種IP集成的開發環境。對于超高速的千兆位串行I/O收發器來說，“這必須采用硬件門電路來實現FPGA性能，其中每個數位的傳輸都相當于ASIC技術中的最快速度�！盇aldering說。Altera宣稱是第一家以硬件門電路實現低電壓差分信號(LVDS)I/O嵌入的PLD供應商�！拔覀兓�本上通過標準程序來評估以硬件進行嵌入是否有意義，相對軟件內核來說，它是否為客戶帶來絕對的優勢。”Cowling說。

雖然IP數量的擴展有助于OEM制造商充分使用高密度FPGA，但為適用IP的擴展，開發工具也需要相應地改變。

縮短編譯時間也是重要的因素�！拔覀儽仨毤涌煸O計開發時間�！盇ltera開發工具營銷總監David Greenfield說。Altera推出的Quartus II開發軟件的編譯時間比前一版本縮短了一半。去年十二月，Xilinx推出了一套用于Virtex器件的新編譯器Forge。它可使工程師用高級語言對設計進行優化。該編譯器允許設計者使用高級語言來試探多種實現選項，并在硬件與軟件方法之間移值IP，以確定最佳應用方案。

Altera還推出一種可加快在PLD內嵌入處理器相關設計的工具：SOPC Builder。這種功能與PC應用程序中的“引導模板”類似，旨在提高設計者的效率。設計者可確定所需要的處理器模塊和參數，并據此創建一個處理器的完整存儲器映射。設計者還可以選擇所需的IP外圍電路，如存儲器控制器、I/O控制器或定時器模塊。

Xilinx在設計方法上也在不斷地進步。去年末，該公司與Mentor Graphics共同宣布推出參考記分計劃OpenMORE，旨在使大規模百萬門級設計中的IP可被重復利用。Xilinx還與Synopsys合作開發自動設計流程。

提供標準化硬件IP

其它PLD供應商正從不同的角度進入SoC市場。QuickLogic推出“嵌入式標準產品”，嘗試將標準產品的可靠性和低成本與FPGA的靈活性和上市時間優勢結合起來。 QuickLogic近期推出了QuickSD系列單片LVDS串/并轉化器件，可在一般線路板設計中替代20只IC。“軟件IP卻無法做到這一點。你可以用軟件IP實現一個數據鏈路層，但在數字FPGA中以軟件IP完成一個模擬或混合信號設計就很難。要實現這種高速串行應用，必須嵌入一個物理層。”QuickLogic互聯產品營銷總監Charles Tralka說。

“嵌入內核是一種更廉價、更簡便的方法�！盤LD通訊報《可編程邏輯新聞與視野》總編Murray Disman說，“你買下一個模塊，將它插入設計就可以運行。它是有保證的，你不必有任何擔心�！倍�利用軟件內核方法，設計者則需要做很多工作�！巴ǔ１仨毣ㄐ�時間，針對其特定應用進行內核的優化，在這之前，還要確定花這些時間是否值得。”Disman分析道。

SOPC（System-On-a-Programble-Chip) 時代將會到來

Daane預計PLD市場在系統級可編程（SoPC）技術的推動下，將從今天的60億美元，發展到2003年的600億美元。3年增長十倍動力何在？系統級芯片（SoC）大家并不陌生，但見過的少、用過的更少。原因是它要求的用戶端知識太強，并且要求晶圓廠承擔過多的風險。誰能保證流片出來以后就能有幾百萬只的用量，去補償那上百萬美元的流片成本？所以SoC是為頂級OEM商服務的。SoPC進步之處在于它既有嵌入的處理器、I/O支持電路，也有PLD。嵌入的處理器可以是軟核，也可以是硬核，包括DSP/MCU/ASSP。用戶根據應用選擇處理器和I/O，然后就可以編程自己的SoPC。由此，SoPC就進入了DSP/MCU的應用領域，成為普及的產品。

Altera在去年推出了32位，50MIPS的軟核CPU:Nois. 基于ARM922T和MIPS32 4Kc的集成硬核CPU的PLD也即將上市，Altera的下個目標是將PowerPC嵌入PLD。與此同時，Xilinx也推出與Nois相似的軟核CPU：MicroBlaze,與IBM公司達成協議嵌入PowerPC，Xilinx還考慮將DSP嵌入PLD/FPGA. 這些技術發展將促進SOPC的實現。

未來的一塊電路版上可能只有這兩部分電路：模擬部分（包括電源）和一塊PLD芯片，最多還有一些大容量的存儲器。隨著PLD/FPGA規模不斷變大，CPU，DSP，更大規模的存儲器都已經或即將嵌入PLD/FPGA內。SOPC的時代，可能已經離我們不遠了。

ASCI和PLD出現相互相互融合

雖然標準邏輯ASIC芯片尺寸小、功能強大、不耗電，但設計復雜，并且有批量要求。可編程邏輯器件價格較低廉，能在現場進行編程，但它們體積大、能力有限，而且功耗比ASIC大。正因如此，FPGA和ASIC正在走到一起來，互相融合，取長補短。隨著一些ASIC制造商提供具有可編程邏輯的標準單元，可編程器件制造商重新對標準邏輯單元發生興趣。而另外一些公司采取兩頭并進的方法。市場開始發生變化，在FPGA和ASIC之間正在誕生一種“雜交”產品，以滿足成本和上市時間的要求。

可編程邏輯器件嵌入標準單元

朗訊微電子是最近從事這種“雜交”工作的公司之一。去年，該公司宣布推出ORCA3+產品家族，它將FPGA和ASIC結合在一起。為了進一步鞏固這一發展趨勢，朗訊還宣布將它的FPGA、標準產品和ASIC核業務轉移給網絡和通信部。

將標準單元核可編程器件集成在一起并不意味著使ASIC更加便宜，或是FPGA更加省電。但是，它讓設計人員將雙方的優點結合在一起。通過去掉FPGA的一些功能，設計人員可減少成本和開發時間，并增加靈活性。有時我們已經很難判定什么是嵌入可編程邏輯的ASIC，什么是嵌入標準單元的FPGA�！袄视嵰呀浶�布他們能夠提供任何比例的FPGA或ASIC芯片。”In-Stat公司的分析師Max Baron說，“假如FPGA/ASIC的比例是60/40，這并不損害FPGA市場�！�

ASIC嵌入可編程邏輯單元

許多PLD公司開始為ASIC提供FPGA IP內核。
Actel采取兵分兩路的戰略。這家反熔絲FPGA供應商服務于傳統的FPGA應用，產品有MX、SX及新型eX系列器件。Actel最近宣布了與ASIC制造商結盟的計劃，為SoC設計提供嵌入式FPGA IP。“我們努力使未來的ASSP和ASIC供應商有機會更早地進入市場，利用嵌入式內核獲得更長的市場生命期。”嵌入式FPGA集團總監Yankin Tanurhan說。

近期，Actel推出第一套支持其嵌入FPGA策略的產品系列VariCore。首批設計很可能首先用于機頂盒或網絡領域，并在汽車市場中也存在很大潛力，Tanurhan稱。這些芯片中的可編程部分相當于3-4萬ASIC門的規模，其規模將隨應用的不同而呈現很大的變化。

Atmel也瞄準了可編程SoC市場。它利用微控制器方面的技術，為傳統的控制型應用提供低端8位方案。Atmel的現場可編程系統級集成電路(FPSLIC)將Atmel的嵌入式AT40K FPGA內核與該公司高性能AVR 8位RISC微控制器組合在一起。FPSLIC主要用于電信、網絡、儀器儀表和汽車中的低功耗應用。在這類應用中，OEM制造商主要使用8位MCU和最高5萬門的可編程邏輯。

LSI邏輯公司的技術產品高級營銷總監Ronnie Vasishta說：“傳統上，我們的客戶有兩個集團：FPGA集團和ASIC集團。如果你要將可編程門安裝到ASIC設計流程中。你可以從整個器件的RTL描述開始，接著合成它，然后再通過標準的ASIC工具變換成網表，最后通過放置和布線工具完成它的設計�！痹谛乱淮�產品的電路板上，空間有限，幾乎不能再增加器件。正如Vasishta指出：“你可以留下一塊地方，如果你想改變你的設計，或者你還沒做足夠的驗證，不妨留一塊地方給PLD，稍后你可以根據要求對它編程。”LSI鼓勵ASIC設計人員采用小的可編程邏輯內核，用于修改設計問題。這是降低風險的好辦法。ASIC制造商增加可編程邏輯的另一個原因是，事情變化得太快，特別是通信協議。通信芯片是驅使人們將FPGA和標準內核結合在一起的另一個原因。

ASIC和FPGA之間的界限正變得模糊。系統級芯片不僅集成RAM和微處理器，也集成FPGA。整個工業都朝這個方向發展。這也不是可編程邏輯與ASIC制造商競爭的事。對買家來說，這意味著更多的選擇。隨著ASIC制造商向下發展，FPGA向上發展。其它公司也在標準單元和可編程邏輯相結合的道路。
VHDL語言是一種用于電路設計的高級語言。它在80年代的后期出現。最初是由美國國防部開發出來供美軍用來提高設計的可靠性和縮減開發周期的一種使用范圍較小的設計語言。但是，由于它在一定程度上滿足了當時的設計需求，于是他在1987年成為ANSI/IEEE的標準（IEEE STD 1076-1987）。1993年更進一步修訂，變得更加完備，成為ANSI/IEEE的ANSI/IEEE STD 1076-1993標準。目前，大多數的CAD廠商出品的EDA軟件都兼容了這種標準。

VHDL的英文全寫是：VHSIC（Very High Speed Integrated Circuit）Hardware Descriptiong Language.翻譯成中文就是超高速集成電路硬件描述語言。因此它的應用主要是應用在數字電路的設計中。目前，它在中國的應用多數是用在FPGA/CPLD/EPLD的設計中。當然在一些實力較為雄厚的單位，它也被用來設計ASIC。

關于用VHDL和原理圖輸入進行CPLD/FPGA設計的粗略比較：在設計中，如果采用原理圖輸入的設計方式是比較直觀的。你要設計的是什么，你就直接從庫中調出來用就行了。這樣比較符合人們的習慣。但是這樣做需要設計人員要在兩方面有較高的素質：

1.對電路的知識要比較豐富。
2.對CPLD/FPGA的結構比較熟悉。
有了這兩個條件才能在設計的過程中選用適當的器件從而提高設計的可靠性、提高器件的利用率及縮短設計的周期。但是有一個重大的問題是在于，如果你的產品有所改動，需要采用另外的CPLD/FPGA時，你將需要重新輸入原理圖。（改用不同的器件在今天這種競爭環境下是會經常發生的。頭兒們為了提高產品的性能或者是降低產品的造價，提高保密性等等，都會考慮選用不同的器件。對他們而言只是做出一個決定，對我們而言卻是要我們付出更多的心血）。

但是當你采用VHDL等高級語言來設計時這些問題都會得到較好的解決。由于在使用VHDL等高級語言時，有專用的工具來實現將語言描述的電路功能轉換為實際的電路所以你就用不著對底層的電路很熟悉，也用不著對CPLD/FPGA的結構很熟悉（因為有專用的工具針對你的描述采用相應的器件哦）。當你要換器件時，你只需要將原來設計好的VDHL文件在新器件的設計工具中再次實現就行了（就是這么簡單喔）！

用高級語言設計電路的流程:

在用高級語言來設計電路時,主要的過程是這樣的:

1.使用文本編輯器輸入設計源文件(你可以使用任何一種文本編輯器。但是，為了提高輸入的效率，你可以用某些專用的編輯器，如：Hdl Editor，Tubor Writer或者一些EDA工具軟件集成的HDL編輯器)。
2.使用編譯工具編譯源文件。HDL的編譯器有很多，ACTIVE公司，MODELSIM公司，SYNPLICITY公司，SYNOPSYS公司，VERIBEST公司等都有自己的編譯器。
3.(可選步驟）功能仿真。對于某些人而言，仿真這一步似乎是可有可無的。但是對于一個可靠的設計而言，任何設計最好都進行仿真，以保證設計的可靠性。另外，對于作為一個獨立的設計項目而言，仿真文件的提供足可以證明你設計的完整性。
4.綜合。綜合的目的是在于將設計的源文件由語言轉換為實際的電路。（但是此時還沒有在芯片中形成真正的電路。這一步就好像是把人的腦海中的電路畫成原理圖。--這是我的個人觀點，似乎在好多文獻中都沒有提到“綜合”的準確定義。至少，我讀過的幾本書中就沒有。）這一部的最終目的是生成門電路級的網表（Netlist）。
5.布局、布線。這一步的目的是生成用于燒寫（編程Programming）的編程文件。在這一步，將用到第4步生成的網表并根據CPLD/FPG廠商的器件容量，結構等進行布局、布線。這就好像在設計PCB時的布局布線一樣。先將各個設計中的門根據網表的內容和器件的結構放在器件的特定部位。然后，在根據網表中提供的各門的連接，把各個門的輸入輸出連接起來。最后，生成一個供編程的文件。這一步同時還會加一些時序信息（Timing）（？）到你的設計項目中去，以便與你做后仿真。