FPGA- Field Programmable Gate Array- a programmable integrated circuit.  現(xiàn)場可編程門陣列

CPLD- ArrayComplex Programmable Logic Device-A type of integrated circuit that provides the customer the ability to custom program and reprogram the component function. 復(fù)雜可編程邏輯器件

 

可編程邏輯器件的兩種主要類型是現(xiàn)場可編程門陣列（FPGA）和復(fù)雜可編程邏輯器件（CPLD）。在這兩類可編程邏輯器件中，F(xiàn)PGA提供了最高的邏輯密度、最豐富的特性和最高的性能。現(xiàn)在最新的FPGA器件，如Xilinx Virtex"系列中的部分器件，可提供八百萬"系統(tǒng)門"（相對邏輯密度）。這些先進(jìn)的器件還提供諸如內(nèi)建的硬連線處理器（如IBM Power PC）、大容量存儲器、時鐘管理系統(tǒng)等特性，并支持多種最新的超快速器件至器件（device-to-device）信號技術(shù)。 FPGA被應(yīng)用于范圍廣泛的應(yīng)用中，從數(shù)據(jù)處理和存儲，以及到儀器儀表、電信和數(shù)字信號處理等。

與此相比，CPLD提供的邏輯資源少得多 - 最高約1萬門。但是，CPLD提供了非常好的可預(yù)測性，因此對于關(guān)鍵的控制應(yīng)用非常理想。而且如Xilinx CoolRunner"系列CPLD器件需要的功耗極低，并且價格低廉，從而使其對于成本敏感的、電池供電的便攜式應(yīng)用（如移動電話和數(shù)字手持助理）非常理想。

    什么原因使PLD發(fā)展如此之快？這主要是依賴通信和網(wǎng)絡(luò)產(chǎn)品市場的飛速發(fā)展，而這一領(lǐng)域是PLD最大的應(yīng)用市場。熟悉通信和網(wǎng)絡(luò)的人一定知道這里玩的是協(xié)議，而通信協(xié)議好像海鮮價錢，說變就變。PLD正是發(fā)揮了它現(xiàn)場可編程的特點、繞過定制集成電路的復(fù)雜環(huán)節(jié)，極大地縮短了新品上市時間、提高了設(shè)計和使用的靈活性。因為通信和網(wǎng)絡(luò)產(chǎn)品利潤高，也因為PLD器件工藝復(fù)雜，因此PLD一直被認(rèn)為是只能應(yīng)用于高檔產(chǎn)品。如通信產(chǎn)品和專業(yè)圖象處理設(shè)備。但是隨著半導(dǎo)體工藝的發(fā)展，PLD芯片的成本已越來越低，甚至已經(jīng)可以和ASCI芯片和標(biāo)準(zhǔn)集成電路相互競爭，這使得PLD的應(yīng)用領(lǐng)域不斷擴(kuò)大，反過來，這又進(jìn)一步加速了PLD產(chǎn)品的發(fā)展。

    目前可編程邏輯器件的發(fā)展趨勢主要體現(xiàn)在以下幾點：繼續(xù)向更高密度，更大容量邁進(jìn)

    “為吸引用戶采用FPGA進(jìn)行設(shè)計，可編程芯片供應(yīng)商始終在尋找提高設(shè)計功能和靈活性的方法。”IC Insights公司分析師Brian Matas稱。FPGA已開始接近1,000萬門的規(guī)模，這似乎已經(jīng)達(dá)到用戶的要求或設(shè)計能力的極限。但這些高端PLD供應(yīng)商仍不以此為滿足。“在過去十年里，每次我們推出更大規(guī)模的器件，都以為到頭了，沒有人會需要這么大的容量，但每次客戶的需求又再次爆棚。”Xilinx公司資深總監(jiān)Mark Aaldering說。市場分析家認(rèn)為目前的狀況仍是如此。對新型最高密度器件的需求有增無減，PLD市場中的領(lǐng)先供應(yīng)商的發(fā)展速度高于其它市場。

    大容量PLD/FPGA是市場發(fā)展的焦點。PLD產(chǎn)業(yè)中的兩大霸主：Altera和Xilinx在超大容量的PLD/FPGA上展開了激烈的競爭。去年Altera推出APEX-E系列,最大的20K1500E達(dá)到了51840個LE(邏輯單元)，稍后Xilinx的Virtex3200E達(dá)到32448個slices(一個slices約等2個LE)于今年Xilinx推出VirtexII系列，其中容量為33792個slices的VirtexII 6000已經(jīng)提供樣品,Altera的新系列：APEXII中的EP2A70也開始出貨，容量為67200個LE。芯片規(guī)模的增加迫使各大PLD廠家推出更強(qiáng)功能的軟件，Altera在99年推出面向百萬門級PLD設(shè)計軟件：Quartus, 并最終打算取代MaxplusII,Xilinx也正在將foundation轉(zhuǎn)向ISE。

    低密度PLD依然走俏

    低密度的產(chǎn)品以Altera的MAX7000/3000,Lattice的ispLSI2000,Xilinx的XC9500為代表。值得注意的是，銷售量最大的產(chǎn)品，其容量也在不斷加大。按照Stark的說法，最新產(chǎn)品的容量將達(dá)到128或256個宏單元。這些產(chǎn)品的價格正在下降，很顯然它們將成為市場的最新熱點。此外，同一封裝尺寸的256、384和512宏單元的器件也已經(jīng)上市。這些產(chǎn)品簡化了升級過程，最小化了引腳上的脈沖和器件在電路板上占位面積。

    Atmel公司CPLD和SPLD產(chǎn)品總監(jiān)Jim Fahey說：“隨著工藝技術(shù)的發(fā)展，256宏單元產(chǎn)品越來越引人注目，性價比變得更具吸引力。”像許多供應(yīng)商一樣，Atmel今年將推出電源電壓為5V和3.3V的0.35微米器件。這一舉措反映出：雖然步伐有些緩慢，但PLD業(yè)界正在向低電壓(3.3V甚至2.5v)器件演進(jìn)。

    Fahey稱，目前有些廠商正在使用價格來吸引用戶使用電壓為3V的器件。上述趨勢加速了器件設(shè)計向3.3V轉(zhuǎn)變，然而超越目前這一水平的動力并不大。Fahey說：“我還沒有察覺有廠商在進(jìn)行2.5V器件設(shè)計。”Lattice的Stark同意上述觀點。設(shè)計者目前還不需要內(nèi)核電壓是2.5V的器件，大多數(shù)系統(tǒng)單元使用的是3.3V電壓。但是以MAX7000系列產(chǎn)品而占有1/3市場份額的Altera公司并不這樣看，在推出3.3v電壓的MAX7000AE以后，2.5v內(nèi)核的MAX7000B系列也被積極的推向市場，MAX7000B以更短的Pin-to-Pin的延時和更低價格，力爭占領(lǐng)低電壓系統(tǒng)和高速系統(tǒng)中的低密度PLD市場。

    IP內(nèi)核得到進(jìn)一步發(fā)展

由于通訊系統(tǒng)越來越復(fù)雜，PLD的設(shè)計也更加龐大，這促進(jìn)了設(shè)計人員對IP核的需求。各大廠家繼續(xù)開發(fā)新的IP,并且開始提供“硬件”IP,既將一些功能在出廠時就固化在芯片中

近期，Altera又推出了10種新型超級內(nèi)核(MegaCore)功能，包括Sonet/SDH幀編碼器、ATM信元、PPP分組交換器以及T3幀轉(zhuǎn)換和映射內(nèi)核。Altera還宣布了與PMC-Sierra公司POS PHY第三層產(chǎn)品兼容的系列內(nèi)核，以及用于PCI-X的內(nèi)核。與此同時，Xilinx亦宣布推出高密度FPGA，包括T1/E1幀編碼器和幀解碼器、HDLC協(xié)議控制器、ADPCM編解碼器以及POS PHY第三層接口。

“接口對于可編程邏輯來說極其重要，設(shè)計者需要更快速地進(jìn)行芯片內(nèi)外的信息交流。”Altera公司資深I(lǐng)P營銷經(jīng)理Justin Cowling說。領(lǐng)先供應(yīng)商正準(zhǔn)備支持一些新興的寬帶I/O技術(shù)。Xilinx計劃對一些高速技術(shù)提供物理層以上的支持。去年十月，它還收購了專門從事收發(fā)器設(shè)計的RocketChips公司。Altera的產(chǎn)品亦打算支持同一功能。這些新功能是以軟件還是硬件來實現(xiàn)，目前尚不可知。Altera和Xilinx都采取了兩條腿走路的策略。去年十一月，Xilinx宣稱將在其Virtex-II結(jié)構(gòu)中同時支持各種硬件和軟件IP，同時提供可支持各種IP集成的開發(fā)環(huán)境。對于超高速的千兆位串行I/O收發(fā)器來說，“這必須采用硬件門電路來實現(xiàn)FPGA性能，其中每個數(shù)位的傳輸都相當(dāng)于ASIC技術(shù)中的最快速度。”Aaldering說。Altera宣稱是第一家以硬件門電路實現(xiàn)低電壓差分信號(LVDS)I/O嵌入的PLD供應(yīng)商。“我們基本上通過標(biāo)準(zhǔn)程序來評估以硬件進(jìn)行嵌入是否有意義，相對軟件內(nèi)核來說，它是否為客戶帶來絕對的優(yōu)勢。”Cowling說。

雖然IP數(shù)量的擴(kuò)展有助于OEM制造商充分使用高密度FPGA，但為適用IP的擴(kuò)展，開發(fā)工具也需要相應(yīng)地改變。

縮短編譯時間也是重要的因素。“我們必須加快設(shè)計開發(fā)時間。”Altera開發(fā)工具營銷總監(jiān)David Greenfield說。Altera推出的Quartus II開發(fā)軟件的編譯時間比前一版本縮短了一半。去年十二月，Xilinx推出了一套用于Virtex器件的新編譯器Forge。它可使工程師用高級語言對設(shè)計進(jìn)行優(yōu)化。該編譯器允許設(shè)計者使用高級語言來試探多種實現(xiàn)選項，并在硬件與軟件方法之間移值IP，以確定最佳應(yīng)用方案。

Altera還推出一種可加快在PLD內(nèi)嵌入處理器相關(guān)設(shè)計的工具：SOPC Builder。這種功能與PC應(yīng)用程序中的“引導(dǎo)模板”類似，旨在提高設(shè)計者的效率。設(shè)計者可確定所需要的處理器模塊和參數(shù)，并據(jù)此創(chuàng)建一個處理器的完整存儲器映射。設(shè)計者還可以選擇所需的IP外圍電路，如存儲器控制器、I/O控制器或定時器模塊。

Xilinx在設(shè)計方法上也在不斷地進(jìn)步。去年末，該公司與Mentor Graphics共同宣布推出參考記分計劃OpenMORE，旨在使大規(guī)模百萬門級設(shè)計中的IP可被重復(fù)利用。Xilinx還與Synopsys合作開發(fā)自動設(shè)計流程。

提供標(biāo)準(zhǔn)化硬件IP

其它PLD供應(yīng)商正從不同的角度進(jìn)入SoC市場。QuickLogic推出“嵌入式標(biāo)準(zhǔn)產(chǎn)品”，嘗試將標(biāo)準(zhǔn)產(chǎn)品的可靠性和低成本與FPGA的靈活性和上市時間優(yōu)勢結(jié)合起來。 QuickLogic近期推出了QuickSD系列單片LVDS串/并轉(zhuǎn)化器件，可在一般線路板設(shè)計中替代20只IC。“軟件IP卻無法做到這一點。你可以用軟件IP實現(xiàn)一個數(shù)據(jù)鏈路層，但在數(shù)字FPGA中以軟件IP完成一個模擬或混合信號設(shè)計就很難。要實現(xiàn)這種高速串行應(yīng)用，必須嵌入一個物理層。”QuickLogic互聯(lián)產(chǎn)品營銷總監(jiān)Charles Tralka說。

“嵌入內(nèi)核是一種更廉價、更簡便的方法。”PLD通訊報《可編程邏輯新聞與視野》總編Murray Disman說，“你買下一個模塊，將它插入設(shè)計就可以運(yùn)行。它是有保證的，你不必有任何擔(dān)心。”而利用軟件內(nèi)核方法，設(shè)計者則需要做很多工作。“通常必須花些時間，針對其特定應(yīng)用進(jìn)行內(nèi)核的優(yōu)化，在這之前，還要確定花這些時間是否值得。”Disman分析道。

SOPC（System-On-a-Programble-Chip) 時代將會到來

Daane預(yù)計PLD市場在系統(tǒng)級可編程（SoPC）技術(shù)的推動下，將從今天的60億美元，發(fā)展到2003年的600億美元。3年增長十倍動力何在？系統(tǒng)級芯片（SoC）大家并不陌生，但見過的少、用過的更少。原因是它要求的用戶端知識太強(qiáng)，并且要求晶圓廠承擔(dān)過多的風(fēng)險。誰能保證流片出來以后就能有幾百萬只的用量，去補(bǔ)償那上百萬美元的流片成本？所以SoC是為頂級OEM商服務(wù)的。SoPC進(jìn)步之處在于它既有嵌入的處理器、I/O支持電路，也有PLD。嵌入的處理器可以是軟核，也可以是硬核，包括DSP/MCU/ASSP。用戶根據(jù)應(yīng)用選擇處理器和I/O，然后就可以編程自己的SoPC。由此，SoPC就進(jìn)入了DSP/MCU的應(yīng)用領(lǐng)域，成為普及的產(chǎn)品。

Altera在去年推出了32位，50MIPS的軟核CPU:Nois. 基于ARM922T和MIPS32 4Kc的集成硬核CPU的PLD也即將上市，Altera的下個目標(biāo)是將PowerPC嵌入PLD。與此同時，Xilinx也推出與Nois相似的軟核CPU：MicroBlaze,與IBM公司達(dá)成協(xié)議嵌入PowerPC，Xilinx還考慮將DSP嵌入PLD/FPGA. 這些技術(shù)發(fā)展將促進(jìn)SOPC的實現(xiàn)。

未來的一塊電路版上可能只有這兩部分電路：模擬部分（包括電源）和一塊PLD芯片，最多還有一些大容量的存儲器。隨著PLD/FPGA規(guī)模不斷變大，CPU，DSP，更大規(guī)模的存儲器都已經(jīng)或即將嵌入PLD/FPGA內(nèi)。SOPC的時代，可能已經(jīng)離我們不遠(yuǎn)了。

ASCI和PLD出現(xiàn)相互相互融合

雖然標(biāo)準(zhǔn)邏輯ASIC芯片尺寸小、功能強(qiáng)大、不耗電，但設(shè)計復(fù)雜，并且有批量要求。可編程邏輯器件價格較低廉，能在現(xiàn)場進(jìn)行編程，但它們體積大、能力有限，而且功耗比ASIC大。正因如此，F(xiàn)PGA和ASIC正在走到一起來，互相融合，取長補(bǔ)短。隨著一些ASIC制造商提供具有可編程邏輯的標(biāo)準(zhǔn)單元，可編程器件制造商重新對標(biāo)準(zhǔn)邏輯單元發(fā)生興趣。而另外一些公司采取兩頭并進(jìn)的方法。市場開始發(fā)生變化，在FPGA和ASIC之間正在誕生一種“雜交”產(chǎn)品，以滿足成本和上市時間的要求。

可編程邏輯器件嵌入標(biāo)準(zhǔn)單元

朗訊微電子是最近從事這種“雜交”工作的公司之一。去年，該公司宣布推出ORCA3+產(chǎn)品家族，它將FPGA和ASIC結(jié)合在一起。為了進(jìn)一步鞏固這一發(fā)展趨勢，朗訊還宣布將它的FPGA、標(biāo)準(zhǔn)產(chǎn)品和ASIC核業(yè)務(wù)轉(zhuǎn)移給網(wǎng)絡(luò)和通信部。

將標(biāo)準(zhǔn)單元核可編程器件集成在一起并不意味著使ASIC更加便宜，或是FPGA更加省電。但是，它讓設(shè)計人員將雙方的優(yōu)點結(jié)合在一起。通過去掉FPGA的一些功能，設(shè)計人員可減少成本和開發(fā)時間，并增加靈活性。有時我們已經(jīng)很難判定什么是嵌入可編程邏輯的ASIC，什么是嵌入標(biāo)準(zhǔn)單元的FPGA。“朗訊已經(jīng)宣布他們能夠提供任何比例的FPGA或ASIC芯片。”In-Stat公司的分析師Max Baron說，“假如FPGA/ASIC的比例是60/40，這并不損害FPGA市場。”

ASIC嵌入可編程邏輯單元

許多PLD公司開始為ASIC提供FPGA IP內(nèi)核。
Actel采取兵分兩路的戰(zhàn)略。這家反熔絲FPGA供應(yīng)商服務(wù)于傳統(tǒng)的FPGA應(yīng)用，產(chǎn)品有MX、SX及新型eX系列器件。Actel最近宣布了與ASIC制造商結(jié)盟的計劃，為SoC設(shè)計提供嵌入式FPGA IP。“我們努力使未來的ASSP和ASIC供應(yīng)商有機(jī)會更早地進(jìn)入市場，利用嵌入式內(nèi)核獲得更長的市場生命期。”嵌入式FPGA集團(tuán)總監(jiān)Yankin Tanurhan說。

近期，Actel推出第一套支持其嵌入FPGA策略的產(chǎn)品系列VariCore。首批設(shè)計很可能首先用于機(jī)頂盒或網(wǎng)絡(luò)領(lǐng)域，并在汽車市場中也存在很大潛力，Tanurhan稱。這些芯片中的可編程部分相當(dāng)于3-4萬ASIC門的規(guī)模，其規(guī)模將隨應(yīng)用的不同而呈現(xiàn)很大的變化。

Atmel也瞄準(zhǔn)了可編程SoC市場。它利用微控制器方面的技術(shù)，為傳統(tǒng)的控制型應(yīng)用提供低端8位方案。Atmel的現(xiàn)場可編程系統(tǒng)級集成電路(FPSLIC)將Atmel的嵌入式AT40K FPGA內(nèi)核與該公司高性能AVR 8位RISC微控制器組合在一起。FPSLIC主要用于電信、網(wǎng)絡(luò)、儀器儀表和汽車中的低功耗應(yīng)用。在這類應(yīng)用中，OEM制造商主要使用8位MCU和最高5萬門的可編程邏輯。

LSI邏輯公司的技術(shù)產(chǎn)品高級營銷總監(jiān)Ronnie Vasishta說：“傳統(tǒng)上，我們的客戶有兩個集團(tuán)：FPGA集團(tuán)和ASIC集團(tuán)。如果你要將可編程門安裝到ASIC設(shè)計流程中。你可以從整個器件的RTL描述開始，接著合成它，然后再通過標(biāo)準(zhǔn)的ASIC工具變換成網(wǎng)表，最后通過放置和布線工具完成它的設(shè)計。”在新一代產(chǎn)品的電路板上，空間有限，幾乎不能再增加器件。正如Vasishta指出：“你可以留下一塊地方，如果你想改變你的設(shè)計，或者你還沒做足夠的驗證，不妨留一塊地方給PLD，稍后你可以根據(jù)要求對它編程。”LSI鼓勵A(yù)SIC設(shè)計人員采用小的可編程邏輯內(nèi)核，用于修改設(shè)計問題。這是降低風(fēng)險的好辦法。ASIC制造商增加可編程邏輯的另一個原因是，事情變化得太快，特別是通信協(xié)議。通信芯片是驅(qū)使人們將FPGA和標(biāo)準(zhǔn)內(nèi)核結(jié)合在一起的另一個原因。

ASIC和FPGA之間的界限正變得模糊。系統(tǒng)級芯片不僅集成RAM和微處理器，也集成FPGA。整個工業(yè)都朝這個方向發(fā)展。這也不是可編程邏輯與ASIC制造商競爭的事。對買家來說，這意味著更多的選擇。隨著ASIC制造商向下發(fā)展，F(xiàn)PGA向上發(fā)展。其它公司也在標(biāo)準(zhǔn)單元和可編程邏輯相結(jié)合的道路。
VHDL語言是一種用于電路設(shè)計的高級語言。它在80年代的后期出現(xiàn)。最初是由美國國防部開發(fā)出來供美軍用來提高設(shè)計的可靠性和縮減開發(fā)周期的一種使用范圍較小的設(shè)計語言。但是，由于它在一定程度上滿足了當(dāng)時的設(shè)計需求，于是他在1987年成為ANSI/IEEE的標(biāo)準(zhǔn)（IEEE STD 1076-1987）。1993年更進(jìn)一步修訂，變得更加完備，成為ANSI/IEEE的ANSI/IEEE STD 1076-1993標(biāo)準(zhǔn)。目前，大多數(shù)的CAD廠商出品的EDA軟件都兼容了這種標(biāo)準(zhǔn)。

VHDL的英文全寫是：VHSIC（Very High Speed Integrated Circuit）Hardware Descriptiong Language.翻譯成中文就是超高速集成電路硬件描述語言。因此它的應(yīng)用主要是應(yīng)用在數(shù)字電路的設(shè)計中。目前，它在中國的應(yīng)用多數(shù)是用在FPGA/CPLD/EPLD的設(shè)計中。當(dāng)然在一些實力較為雄厚的單位，它也被用來設(shè)計ASIC。

關(guān)于用VHDL和原理圖輸入進(jìn)行CPLD/FPGA設(shè)計的粗略比較：在設(shè)計中，如果采用原理圖輸入的設(shè)計方式是比較直觀的。你要設(shè)計的是什么，你就直接從庫中調(diào)出來用就行了。這樣比較符合人們的習(xí)慣。但是這樣做需要設(shè)計人員要在兩方面有較高的素質(zhì)：

1.對電路的知識要比較豐富。
2.對CPLD/FPGA的結(jié)構(gòu)比較熟悉。
有了這兩個條件才能在設(shè)計的過程中選用適當(dāng)?shù)钠骷�從而提高設(shè)計的可靠性、提高器件的利用率及縮短設(shè)計的周期。但是有一個重大的問題是在于，如果你的產(chǎn)品有所改動，需要采用另外的CPLD/FPGA時，你將需要重新輸入原理圖。（改用不同的器件在今天這種競爭環(huán)境下是會經(jīng)常發(fā)生的。頭兒們?yōu)榱颂岣弋a(chǎn)品的性能或者是降低產(chǎn)品的造價，提高保密性等等，都會考慮選用不同的器件。對他們而言只是做出一個決定，對我們而言卻是要我們付出更多的心血）。

但是當(dāng)你采用VHDL等高級語言來設(shè)計時這些問題都會得到較好的解決。由于在使用VHDL等高級語言時，有專用的工具來實現(xiàn)將語言描述的電路功能轉(zhuǎn)換為實際的電路所以你就用不著對底層的電路很熟悉，也用不著對CPLD/FPGA的結(jié)構(gòu)很熟悉（因為有專用的工具針對你的描述采用相應(yīng)的器件哦）。當(dāng)你要換器件時，你只需要將原來設(shè)計好的VDHL文件在新器件的設(shè)計工具中再次實現(xiàn)就行了（就是這么簡單喔）！

用高級語言設(shè)計電路的流程:

在用高級語言來設(shè)計電路時,主要的過程是這樣的:

1.使用文本編輯器輸入設(shè)計源文件(你可以使用任何一種文本編輯器。但是，為了提高輸入的效率，你可以用某些專用的編輯器，如：Hdl Editor，Tubor Writer或者一些EDA工具軟件集成的HDL編輯器)。
2.使用編譯工具編譯源文件。HDL的編譯器有很多，ACTIVE公司，MODELSIM公司，SYNPLICITY公司，SYNOPSYS公司，VERIBEST公司等都有自己的編譯器。
3.(可選步驟）功能仿真。對于某些人而言，仿真這一步似乎是可有可無的。但是對于一個可靠的設(shè)計而言，任何設(shè)計最好都進(jìn)行仿真，以保證設(shè)計的可靠性。另外，對于作為一個獨(dú)立的設(shè)計項目而言，仿真文件的提供足可以證明你設(shè)計的完整性。
4.綜合。綜合的目的是在于將設(shè)計的源文件由語言轉(zhuǎn)換為實際的電路。（但是此時還沒有在芯片中形成真正的電路。這一步就好像是把人的腦海中的電路畫成原理圖。--這是我的個人觀點，似乎在好多文獻(xiàn)中都沒有提到“綜合”的準(zhǔn)確定義。至少，我讀過的幾本書中就沒有。）這一部的最終目的是生成門電路級的網(wǎng)表（Netlist）。
5.布局、布線。這一步的目的是生成用于燒寫（編程Programming）的編程文件。在這一步，將用到第4步生成的網(wǎng)表并根據(jù)CPLD/FPG廠商的器件容量，結(jié)構(gòu)等進(jìn)行布局、布線。這就好像在設(shè)計PCB時的布局布線一樣。先將各個設(shè)計中的門根據(jù)網(wǎng)表的內(nèi)容和器件的結(jié)構(gòu)放在器件的特定部位。然后，在根據(jù)網(wǎng)表中提供的各門的連接，把各個門的輸入輸出連接起來。最后，生成一個供編程的文件。這一步同時還會加一些時序信息（Timing）（？）到你的設(shè)計項目中去，以便與你做后仿真。