與現(xiàn)行廣播相比，數(shù)字音頻廣播（digital audio broadcasting，簡(jiǎn)稱dab）這種新的傳輸系統(tǒng)憑借其諸多優(yōu)點(diǎn)而引起了國(guó)際通信行業(yè)的矚目，并獲得了迅速的發(fā)展。我國(guó)廣播電影電視行業(yè)標(biāo)準(zhǔn)《30～3000mhz地面數(shù)字音頻廣播系統(tǒng)技術(shù)規(guī)范》自2006年6月1日起實(shí)施。 該標(biāo)準(zhǔn)是dab標(biāo)準(zhǔn)，適用于移動(dòng)和固定接收機(jī)傳送高質(zhì)量數(shù)字音頻節(jié)目和數(shù)據(jù)業(yè)務(wù)。

由于手機(jī)電視將為2008北京奧運(yùn)提供服務(wù)，國(guó)內(nèi)多家單位已積極致力于dab的研制開發(fā)。本文將介紹dab接收機(jī)的樣機(jī)設(shè)計(jì)。

系統(tǒng)的性能要求

歐洲dab系統(tǒng)規(guī)定了4種模式，本設(shè)計(jì)采用的是第1種模式，具體參數(shù)如表1所示。其中，l表示一幀的符號(hào)數(shù)，k表示每個(gè)符號(hào)的子載波個(gè)數(shù)，t_f表示一幀的持續(xù)時(shí)間，t_null表示空符號(hào)持續(xù)時(shí)間，t_s表示每個(gè)符號(hào)的持續(xù)時(shí)間，t_u表示有效符號(hào)的持續(xù)時(shí)間，δ表示保護(hù)間隔的持續(xù)時(shí)間。

表1 第1種dab傳輸模式的具體參數(shù)

采用這一模式的設(shè)計(jì)要求為：帶寬1.536mhz，載波頻率174～240mhz，誤碼率不超過10-4。

方案原理及設(shè)計(jì)思路

1 方案原理框圖

dab接收機(jī)原理框圖如圖1所示。dab接收機(jī)將從天線接收到的信號(hào)經(jīng)過高頻頭轉(zhuǎn)為中頻模擬信號(hào)，放大后進(jìn)行a/d變換，得到數(shù)字信號(hào)。其中a/d采樣時(shí)鐘受晶振vcxo的控制，采樣時(shí)鐘偏移由采樣時(shí)鐘同步部分估計(jì)得到。a/d轉(zhuǎn)換后的數(shù)據(jù)一路做agc檢測(cè)去控制高頻頭的輸出，另一路經(jīng)過r/c變換成fft所需要的兩路實(shí)虛部數(shù)據(jù)信號(hào)。時(shí)間同步部分估計(jì)得到一個(gè)時(shí)域符號(hào)的同步頭，并粗略地估計(jì)由于收發(fā)頻率不一致而引起的頻偏。經(jīng)過fft變換后，頻率同步單元定出fft的窗口位置，校正帶有頻偏的數(shù)據(jù)。校正后的數(shù)據(jù)經(jīng)過信道估計(jì)，得到當(dāng)前實(shí)時(shí)的信道響應(yīng)，經(jīng)過信道均衡處理以消除信道多徑衰落的影響，然后再經(jīng)過解映射軟判決譯碼和解擾，然后將音頻信號(hào)送入信道解碼器解碼，接著進(jìn)行信源解碼和音頻綜合，最后經(jīng)d/a還原成模擬音頻?

圖1 接收機(jī)原理框圖

2 方案的設(shè)計(jì)思路

dab接收機(jī)主要由數(shù)字下變頻、同步、ofdm解調(diào)和viterbi譯碼四大部分構(gòu)成。

數(shù)字下變頻就是把a(bǔ)dc輸出的中頻數(shù)字信號(hào)變?yōu)閿?shù)字基帶信號(hào)，也就是在數(shù)字上實(shí)現(xiàn)頻譜的下搬移，主要包括希爾伯特變換、頻譜下搬移及降采樣等。

同步部分按功能包括符號(hào)定時(shí)同步、載波頻率同步和采樣時(shí)鐘頻率同步，以fft為界可以分為時(shí)域同步和頻域同步兩部分。

ofdm解調(diào)包括fft和差分解調(diào)等，經(jīng)fft和差分解調(diào)后的數(shù)據(jù)再經(jīng)過頻域解交織后進(jìn)行qpsk解映射及量化，送給后續(xù)viterbi譯碼器進(jìn)行軟判決譯碼。

對(duì)ofdm解調(diào)送來的數(shù)據(jù)提取快速信息信道（fic）數(shù)據(jù)進(jìn)行解收縮、viterbi譯碼、解擾，得到復(fù)合結(jié)構(gòu)信息（mci），再利用mci對(duì)主業(yè)務(wù)信道（msc）數(shù)據(jù)進(jìn)行譯碼。

dab接收機(jī)硬件電路設(shè)計(jì)

1 方案結(jié)構(gòu)框圖

根據(jù)對(duì)dab接收機(jī)組成部分的分析，本次設(shè)計(jì)采用fpga+dsp的設(shè)計(jì)方案，dab接收機(jī)完整的結(jié)構(gòu)框圖如圖2所示。dab信號(hào)從天線接收后進(jìn)入高頻頭部分，選出所需的頻率塊，然后將選出的高頻信號(hào)送入混頻器，變?yōu)橹行念l率為38.912mhz、帶寬為1.536 mhz的中頻信號(hào)，中頻信號(hào)濾掉無用的頻譜部分后再經(jīng)頻率變換和濾波，變?yōu)橹行念l率為2.048 mhz、帶寬為1.536mhz的基帶信號(hào)。然后進(jìn)入adc，采樣速率為8.192mhz，轉(zhuǎn)換成數(shù)字信號(hào)后進(jìn)入fpga。fpga完成并串轉(zhuǎn)換，同步和解調(diào)， 以及vcxo所需的控制電路等。處理后的數(shù)據(jù)進(jìn)入dsp，dsp外部時(shí)鐘為24.5mhz，所以dsp可進(jìn)行4倍頻，工作于100mhz。dsp中完成解交織、viterbi譯碼、解擾以及音頻解碼，最后數(shù)據(jù)被送入dac，恢復(fù)出原始模擬信號(hào)，送入喇叭即可收聽。

圖2 接收機(jī)的結(jié)構(gòu)框圖

2 器件的選型

器件的選型要求在滿足系統(tǒng)需求的情況下力爭(zhēng)使成本最低，功耗最小，設(shè)計(jì)方便且易于調(diào)試，所以要全面兼顧芯片的運(yùn)算速度、價(jià)格、硬件資源、運(yùn)算精度、功耗以及芯片的封裝形式、質(zhì)量標(biāo)準(zhǔn)、供貨情況和生命周期等。綜合考慮以上幾方面因素，本次設(shè)計(jì)中adc選用tlv5535，dac選用akm4352，fpga選用ep1s40，dsp選用tms320vc5510。

tlv5535是一款性能優(yōu)良的8位adc，具有35msps的采樣速率，3.3v單電源供電，典型功耗只有90mw，模擬輸入帶寬達(dá)600mhz，很適合本設(shè)計(jì)。akm4352是非常適合便攜式音頻設(shè)備的dac，帶寬20khz，采樣速率8～50khz，工作電壓為1.8～3.6v，通帶波動(dòng)只有±0.06db，阻帶衰減達(dá)43db，性能非常優(yōu)良。tms320vc5510是ti公司的一款高性能、低功耗dsp。它具有很高的代碼執(zhí)行效率，其最高指令執(zhí)行速度可達(dá)800mips，雙mac結(jié)構(gòu)，可設(shè)置的指令高速緩沖存儲(chǔ)器容量為24kb，片上ram共160k×16b，此外還有3組多通道緩沖串行口和可編程的數(shù)字鎖相環(huán)發(fā)生器等，i/o電壓 3.3v，內(nèi)核電壓1.6v。ep1s40是altera公司stratix系列fpga，具有非常高的內(nèi)核性能、存儲(chǔ)能力、架構(gòu)效率，提供了專用的功能用于時(shí)鐘管理和數(shù)字信號(hào)處理應(yīng)用及差分和單端i/o標(biāo)準(zhǔn)，此外還具有片內(nèi)匹配和遠(yuǎn)程系統(tǒng)升級(jí)能力，功能豐富且功耗較小。ep1s40的片內(nèi)資源也足以滿足本設(shè)計(jì)所需。

3 主要模塊的電路設(shè)計(jì)

adc與fpga相連，并在fpga內(nèi)完成并串變換，譯碼電路也由fpga來完成。fpga與adc間的連接包括數(shù)據(jù)線和時(shí)鐘線，adc的時(shí)鐘由fpga來提供，數(shù)據(jù)線和時(shí)鐘線均與fpga的i/o引腳直接相連即可，如圖3所示。

圖3 adc與fpga連接原理圖

dsp通過異步串行口與dac連接，如圖4所示，dac輸出的模擬信號(hào)經(jīng)濾波后可直接輸出語音信號(hào)。

圖4 dsp與dac連接原理圖

現(xiàn)今的高速dsp內(nèi)存不再基于flash，而是采用存取速度更快的ram。dsp掉電后其內(nèi)部ram中的程序和數(shù)據(jù)將全部丟失，所以在脫離仿真器的環(huán)境中，dsp芯片每次上電后必須自舉，將外部存儲(chǔ)區(qū)的執(zhí)行代碼通過某種方式搬移到內(nèi)部存儲(chǔ)區(qū)，并自動(dòng)執(zhí)行。常用的自舉方式有并行自舉、串行自舉、主機(jī)接口（hpi）自舉和i/o自舉。hpi自舉需要有一個(gè)主機(jī)進(jìn)行干預(yù)，雖然可以通過這個(gè)主機(jī)對(duì)dsp內(nèi)部工作情況進(jìn)行監(jiān)控，但電路復(fù)雜、成本高；串行自舉代碼加載速度慢；i/o自舉僅占用一個(gè)端口地址，代碼加載速度快，但電路復(fù)雜，成本高；并行自舉加載速度快，雖然需要占用dsp數(shù)據(jù)區(qū)的部分地址，但無須增加其他接口芯片，電路簡(jiǎn)單。因此在ti公司的5000系列dsp中得到了廣泛應(yīng)用，本次設(shè)計(jì)也是采用并行自舉。與傳統(tǒng)的eeprom相比，flash具有支持在線擦寫且擦寫次數(shù)多、速度快、功耗低、容量大和價(jià)格低廉等優(yōu)點(diǎn)。目前在很多flash芯片采用3.3v單電源供電，與dsp連接時(shí)無須采用電平轉(zhuǎn)換芯片，因此電路連接簡(jiǎn)單。在系統(tǒng)編程時(shí)，利用系統(tǒng)本身的dsp直接對(duì)外掛的flash編程，節(jié)省了編程器的費(fèi)用和開發(fā)時(shí)間，使得dsp執(zhí)行代碼可以在線更新。圖5為外部程序數(shù)據(jù)存儲(chǔ)器flash的電路連接。

圖5 外部程序數(shù)據(jù)存儲(chǔ)器flash的電路連接

fpga與dsp通過mcbsp、gpio、emif和ehpi口相連，接口種類多，便于根據(jù)需要靈活使用。fpga內(nèi)的程序和數(shù)據(jù)掉電后也會(huì)全部丟失，所以為其配備了專用配置芯片epc16，上電后自動(dòng)將程序下載到fpga中，簡(jiǎn)單易用。

總結(jié)

為了方便調(diào)試，本次設(shè)計(jì)十分靈活，留的系統(tǒng)資源也比較多，不僅可以實(shí)現(xiàn)模式1，其他三種模式也可以在此硬件平臺(tái)上實(shí)現(xiàn)。用來存儲(chǔ)程序和數(shù)據(jù)的flash既可以用fpga來讀寫，也可以用dsp來讀寫。dsp和fpga分別配了jtag下載口用于下載程序和檢測(cè)芯片。dsp還連接rs232，用于發(fā)出控制指令以及監(jiān)控dsp內(nèi)部情況。fic解碼完成后可進(jìn)行dab/dmb的業(yè)務(wù)選擇，依據(jù)選擇業(yè)務(wù)的不同進(jìn)行不同的處理后分別產(chǎn)生聲音和圖像信號(hào)，并分別從喇叭或液晶顯示器輸出。