線性調(diào)頻信號(hào)可以獲得較大的壓縮比，有著良好的距離分辨率和徑向速度分辨率，作為一種常用的脈沖壓縮信號(hào)，已廣泛應(yīng)用于高分辨率雷達(dá)領(lǐng)域^[1]。傳統(tǒng)的獲得線性調(diào)頻信號(hào)主要借助模擬方法，由于模擬方法對(duì)環(huán)境溫度比較敏感、信號(hào)波形比較單一、難以實(shí)現(xiàn)高的線性調(diào)頻度、電路復(fù)雜及信號(hào)間的相關(guān)性不理想等，從而制約了雷達(dá)整機(jī)性能的提高^[1]。

DDS（直接數(shù)字頻率合成）技術(shù)是解決這一問題的最好辦法，DDS技術(shù)從相位的概念出發(fā)進(jìn)行頻率合成，采用數(shù)字采樣存儲(chǔ)技術(shù)，可以產(chǎn)生點(diǎn)頻、線性調(diào)頻、ASK、FSK等各種形式的信號(hào)，并且其幅度和相位一致性都很好，具有電路控制簡單、方便靈活、可靠性高、相位精確、頻率分辨率高、頻率切換速度快、輸出信號(hào)相位噪聲低、易于實(shí)現(xiàn)全數(shù)字化設(shè)計(jì)等突出的優(yōu)點(diǎn)。

在雷達(dá)系統(tǒng)中采用DDS技術(shù)可以靈活地產(chǎn)生不同載波頻率、不同脈沖寬度、不同脈沖重復(fù)頻率等參數(shù)的信號(hào)，為雷達(dá)的設(shè)計(jì)者提供了全新的思路。

1 DDS技術(shù)的基本原理

DDS是一種全數(shù)字化的頻率合成器，由相位累加器、正弦波形ROM存儲(chǔ)器、D/A轉(zhuǎn)換器和低通濾波器構(gòu)成，如圖1所示。

輸出信號(hào)波形的頻率表達(dá)式為：

式中，fclk為參考時(shí)鐘頻率，Δφ為相位增量，表現(xiàn)以多大的間隔對(duì)信號(hào)相位進(jìn)行累加，也稱為頻率控制字，N為相位累加器的位數(shù)。

由式（1）看出，DDS的頻率分辨率即最低頻率為：

所以，只要N足夠大，DDS可得到很小的頻率間隔，要改變DDS的輸出信號(hào)的頻率，只要改變?chǔ)う占纯伞?/p>

可見，當(dāng)參考時(shí)鐘頻率給定后，輸出信號(hào)的頻率取決于頻率的控制字，頻率分辨率取決于累加器的位數(shù)，相位分辨率取決于ROM的地址線位數(shù)，幅度量化取決于ROM的數(shù)據(jù)字長和D/A轉(zhuǎn)換器的位數(shù)。

2 基于FPGA的DDS軟件編程產(chǎn)生線性調(diào)頻信號(hào)

利用專用DDS芯片是目前比較流行的信號(hào)產(chǎn)生方法，專用DDS芯片把所有功能集中在一塊芯片上，需要設(shè)計(jì)者依次為平臺(tái)進(jìn)行開發(fā)^[3]。而基于FPGA（現(xiàn)場(chǎng)可編程門陣列）的DDS軟件編程則根據(jù)DDS技術(shù)的基本原理，充分利用了FPGA作為大規(guī)模芯片的資源優(yōu)勢(shì)和高速運(yùn)算能力，除了能產(chǎn)生專用DDS芯片所具備的單頻連續(xù)波、非連續(xù)波、各種形式的線性調(diào)頻信號(hào)以外，還可以借助FPGA龐大的資源優(yōu)勢(shì)和內(nèi)部存儲(chǔ)器，使非線性調(diào)頻等更復(fù)雜的信號(hào)更容易實(shí)現(xiàn)。

2.1 系統(tǒng)構(gòu)成

在具體實(shí)現(xiàn)過程中主要采用一塊基于FPGA的雷達(dá)信號(hào)處理卡，既可以采集來自雷達(dá)接收機(jī)的中頻、視頻信號(hào)并對(duì)其進(jìn)行數(shù)字信號(hào)處理，又可以自身模擬產(chǎn)生雷達(dá)中頻、視頻信號(hào)進(jìn)行數(shù)字信號(hào)處理或不處理直接送往雷達(dá)信號(hào)處理機(jī)。雷達(dá)信號(hào)處理卡的硬件電路結(jié)構(gòu)圖如圖2所示。

FPGA采用Xilinx公司的10萬門FPGA芯片XC2S100E，其配置芯片為Xilinx公司的1Mbit容量PROM芯片XC18V01，以主動(dòng)串行方式對(duì)FPGA進(jìn)行上電配置，A/D、D/A轉(zhuǎn)換器分別為ADI公司12位高速A/D數(shù)轉(zhuǎn)換芯片AD9224與14位高速D/A轉(zhuǎn)換芯片AD9764。SRAM采用Cypress公司的256k×16bits SRAM芯片CY7C1041。

設(shè)計(jì)中利用FPGA實(shí)現(xiàn)32位/33MHz的PCI接口邏輯，進(jìn)行實(shí)時(shí)信號(hào)采集和傳輸控制，由于FPGA具有層次化的存儲(chǔ)器系統(tǒng)，其基本邏輯功能塊可以配置成16×1、16×2或32×1的同步RAM，或16×1的端口同步RAM。因此，可以在FPGA內(nèi)部配置高速雙口SAM用來作為信號(hào)傳輸?shù)臄?shù)據(jù)緩沖器。同時(shí)，為了節(jié)省FPGA的內(nèi)部邏輯資源，在FPGA外圍配置了適當(dāng)?shù)腟RAM用來存儲(chǔ)數(shù)據(jù)。

結(jié)合本處理卡的結(jié)構(gòu)特點(diǎn)，硬件采用FPGA與高速D/A方案產(chǎn)生線性調(diào)頻信號(hào)，在FPGA內(nèi)部實(shí)現(xiàn)DDS電路,FPGA輸出全數(shù)字線性調(diào)頻信號(hào)送往高速D/A轉(zhuǎn)換器得到最終的模擬線性調(diào)頻信號(hào)，由于本處理卡采用PCI總線結(jié)構(gòu)，因此可通過計(jì)算機(jī)實(shí)時(shí)修改線性調(diào)頻信號(hào)的參數(shù)設(shè)置，改善了人機(jī)接口，提高了系統(tǒng)的靈活性。

2.2 FPGA軟件編程實(shí)現(xiàn)線性調(diào)頻信號(hào)的原理

圖1所示的DDS電路產(chǎn)生的是固定頻率的正弦波信號(hào)，信號(hào)頻率受相位增量Δφ控制，若要產(chǎn)生線性調(diào)頻信號(hào)，則必須實(shí)時(shí)改變?chǔ)う眨�使Δφ根�?jù)頻率步進(jìn)量fstep而線性變成，因此，基于FPGA軟件編程實(shí)現(xiàn)線性調(diào)頻信號(hào)時(shí)，需要在FPGA內(nèi)部實(shí)現(xiàn)頻率累加器、相位累加器、正弦波形ROM存儲(chǔ)器等電路，F(xiàn)PGA軟件編程實(shí)現(xiàn)線性調(diào)頻信號(hào)的原理圖如圖3所示。

產(chǎn)生線性調(diào)頻信號(hào)時(shí)，每來一個(gè)時(shí)鐘脈沖，軟件編程控制頻率累加器產(chǎn)生線性增加的瞬時(shí)頻率，然后經(jīng)過相位累加器運(yùn)算輸出線性調(diào)頻信號(hào)的瞬時(shí)相位，以此相位值尋址正弦值存儲(chǔ)表，通過查表得到與相位值對(duì)應(yīng)的幅度量化值；在下一個(gè)周期來臨時(shí)，頻率累加寄存器一方面將在上一個(gè)時(shí)鐘周期作用后所產(chǎn)生的新的頻率數(shù)據(jù)反饋到頻率加法器的輸入端，以使頻率加法器繼續(xù)累加，頻率累加的瞬時(shí)值與上一個(gè)周期相位累加器反饋到相位加法器輸入端的數(shù)據(jù)累加，然后再依此周期累加的相位值重新尋址正弦值存儲(chǔ)表，得到對(duì)應(yīng)的幅度量化值。依此循環(huán)，幅度量化值經(jīng)累加，并經(jīng)D/A轉(zhuǎn)換器得到連續(xù)的階梯波，經(jīng)低通濾波器濾除高頻分量，最后即可得到所需線性調(diào)頻信號(hào)^[4]。

已知系統(tǒng)工作時(shí)鐘f_clk、頻率累加器與相位累加器位數(shù)N，要產(chǎn)生中頻為F0、帶寬為B、時(shí)寬為T的線性調(diào)頻信號(hào)，其頻率步進(jìn)編程見圖4。在FPGA軟件編程時(shí)只需計(jì)算起始頻率f_start和頻率步進(jìn)量f_step即可。

起始頻率f_start和頻率步進(jìn)量f_step計(jì)算公式如下：

VHDL語言中數(shù)值表示方法采用二進(jìn)制，所以通過式(3)、式(4)計(jì)算的結(jié)果二進(jìn)制數(shù)，無量綱。

經(jīng)過頻率累加器輸出的是嚴(yán)格線性增長的瞬時(shí)頻率。在實(shí)際過程中，相位累加器的輸出是經(jīng)過相位截?cái)嘣龠M(jìn)行尋址，從而引入了一定的相位誤差，雖然這一誤差會(huì)影響到線性調(diào)頻信號(hào)的線性度，但是調(diào)頻斜率為相位的二次導(dǎo)數(shù)，相位截?cái)嗾`差本身已很小，所以對(duì)調(diào)頻線性度的影響就更小了。

2.3 FPGA的軟件編程實(shí)現(xiàn)線性調(diào)頻信號(hào)的部分程序

本程序完全遵照上述的FPGA軟件編程實(shí)現(xiàn)現(xiàn)行調(diào)頻信號(hào)的原理編寫，采用VHDL語言來進(jìn)行描述，以下是部分源程序。

1）線性調(diào)頻脈沖信號(hào)產(chǎn)生（系統(tǒng)時(shí)鐘頻率40MHz，線性調(diào)頻脈沖信號(hào)脈寬25μs，中頻1.5MHz、調(diào)頻帶寬1MHz）

dds_fstart<=“000001100110011001100110”，//設(shè)置線性調(diào)頻信號(hào)初始頻率為1MHz，由式（3）可計(jì)算出

dds_phase_start<=“0000000000000000000000”；//設(shè)置線性調(diào)頻信號(hào)初始化初始相位為0

dds_fstep<=conv_std_vector（419，43）；//設(shè)置線性調(diào)頻信號(hào)頻率步進(jìn)為419.43，對(duì)應(yīng)調(diào)頻帶寬為1MHz，時(shí)寬為25μs，由式（4）可計(jì)算出

2.4 與DDS專用芯片方法的比較

由于基于FPGA的DDS軟件編程同樣利用了DDS技術(shù)的基本原理，主要部分均由頻率累加器、相位累加器、相位幅度轉(zhuǎn)換器組成，所以與DDS專用芯片方法的方法一樣，所產(chǎn)生的信號(hào)具有可通過編程靈活控制參數(shù)、具有高的調(diào)頻線性度、頻率穩(wěn)定度等DDS技術(shù)特有的優(yōu)點(diǎn)。但是與DDS專用芯片方法相比，有自己的優(yōu)勢(shì)和不足。

由輸出信號(hào)的頻率分辨率Δf=fclk/2N可知，本系統(tǒng)的參考時(shí)鐘頻率為fclk為40MHz，相位累加器的位數(shù)N為24位，而DDS專用芯片，如AD9854的相位累加器的位數(shù)N為48位，雖然本系統(tǒng)產(chǎn)生的線性調(diào)頻信號(hào)在精度和速度上略有不足，但已能基本滿足絕大多數(shù)系統(tǒng)的使用要求。若要產(chǎn)生更低頻率及更精確的波形，可以提高分辨率并相應(yīng)減小基準(zhǔn)時(shí)鐘，這在FPGA中實(shí)現(xiàn)起來相比比較容易。

另一方面，基于FPGA的系統(tǒng)功能完全取決于設(shè)計(jì)需求，可以復(fù)雜也可以簡單，而且FPGA芯片還可在系統(tǒng)現(xiàn)場(chǎng)升級(jí)，使系統(tǒng)具有較大的可擴(kuò)展性。另外，將DDS設(shè)計(jì)嵌入到FPGA芯片所構(gòu)成的系統(tǒng)中，只是充分利用了FPGA的系統(tǒng)的軟件資源，其系統(tǒng)的硬件成本并不會(huì)增加多少，而購買專用DDS芯片則使系統(tǒng)的硬件成本和體積等增加很多，因此，采用基于FPGA的DDS軟件編程技術(shù)具有較高的性價(jià)比，并提高了系統(tǒng)的性能和可靠性。

3 實(shí)驗(yàn)結(jié)果

首先對(duì)VHDL代碼進(jìn)行了時(shí)序仿真，然后將編譯綜合后的BIT文件下載到FPGA芯片中進(jìn)行系統(tǒng)聯(lián)調(diào)。實(shí)驗(yàn)表明，采用FPGA軟件編程技術(shù)較好地實(shí)現(xiàn)了線性調(diào)頻信號(hào)的產(chǎn)生，而且信號(hào)波形比較穩(wěn)定。

圖5為利用Modelsim軟件對(duì)比設(shè)計(jì)所產(chǎn)生的信號(hào)進(jìn)行仿真得到的時(shí)序仿真圖，從中可以看出，在每個(gè)觸發(fā)周期內(nèi)，所產(chǎn)生信號(hào)的變成頻率在不斷線性增加，可較明顯地看出產(chǎn)生的是線性調(diào)頻信號(hào)。

圖6為實(shí)際調(diào)試過程中產(chǎn)生的一個(gè)脈寬為7μs，中頻為7.5MHz，調(diào)頻帶寬為5MHz的線性調(diào)頻脈沖信號(hào)在示波器上的截圖。從圖中可以看出，本系統(tǒng)所產(chǎn)生的線性調(diào)頻信號(hào)取得了較好的效果，能夠滿足實(shí)際工程中的應(yīng)用，在雷達(dá)系統(tǒng)中有較好的應(yīng)用前景。

本文原理以及基本系統(tǒng)亦可用于構(gòu)成產(chǎn)生相位編碼脈沖信號(hào)等其他形式的復(fù)雜雷達(dá)信號(hào)形式，具有較大的可擴(kuò)展性。