--- SignalTap II將邏輯分析模塊嵌入到FPGA中，如圖1所示。邏輯分析模塊對待測節點的數據進行捕捉，數據通過JTAG接口從FPGA傳送到Quartus II軟件中顯示。使用SignalTap II無需額外的邏輯分析設備，只需將一根JTAG接口的下載電纜連接到要調試的FPGA器件。SignalTap II對FPGA的引腳和內部的連線信號進行捕捉后，將數據存儲在一定的RAM塊中。因此，需要用于捕捉的采樣時鐘信號和保存被測信號的一定點數的RAM塊。

--- 使用SignalTap II的一般流程是：設計人員在完成設計并編譯工程后，建立SignalTap II (.stp)文件并加入工程、設置STP文件、編譯并下載設計到FPGA、在Quartus II軟件中顯示被測信號的波形、在測試完畢后將該邏輯分析儀從項目中刪除。以下描述設置 SignalTap II 文件的基本流程：

--- 1．設置采樣時鐘。采樣時鐘決定了顯示信號波形的分辨率，他的頻率要大于被測信號的最高頻率，否則無法正確反映被測信號波形的變化。SignalTap II在時鐘上升沿將被測信號存儲到緩存。

--- 2．設置被測信號。能使用Node Finder 中的 SignalTap II 濾波器查找所有預綜合和布局布線后的SignalTap II 節點，添加要觀察的信號。邏輯分析器不可測試的信號包括：邏輯單元的進位信號、PLL的時鐘輸出、JTAG引腳信號、LVDS（低壓差分）信號。

--- 3．設置采樣深度、確定RAM的大小。SignalTap II所能顯示的被測信號波形的時間長度為Tx，計算公式如下：
--- Tx=N×Ts
--- N為緩存中存儲的采樣點數，Ts為采樣時鐘的周期。

--- 4．設置buffer acquisition mode。buffer acquisition mode包括循環采樣存儲、連續存儲兩種模式。循環采樣存儲也就是分段存儲，將整個緩存分成多個片段(segment)，每當觸發條件滿足時就捕捉一段數據。該功能能去掉無關的數據，使采樣緩存的使用更加靈活。

--- 5．觸發級別。SignalTap II支持多觸發級的觸發方式，最多可支持10級觸發。

--- 6．觸發條件。能設定復雜的觸發條件用來捕捉相應的數據，以協助調試設計。當觸發條件滿足時，在signalTap時鐘的上升沿采樣被測信號。

--- 完成STP設置后，將STP文件同原有的設計下載到FPGA中，在Quartus II中SignalTap II窗口下查看邏輯分析儀捕捉結果。SignalTap II可將數據通過多余的I/O引腳輸出，以供外設的邏輯分析器使用；或輸出為csv、tbl、vcd、vwf文件格式以供第三方仿真工具使用。

3 實例分析

--- 本文以一個ADC0809器件的采樣控制器作為實例，具體說明怎么用SignalTap II 來進行FPGA設計的驗證。使用Altera公司的器件Cyclone系列FPGA- EP1C12Q240C8，該器件支持SignalTap II 嵌入式邏輯分析儀的使用。

--- FPGA的設計結構如圖2所示。數字倍頻器的倍頻輸出提供ADC控制器的采樣觸發脈沖。A/D轉換器ADC0809的操作時序見數據手冊，根據其操作時序，ADC控制器來實現ADC0809的數據采集操作，采樣的時機由倍頻器來控制。控制器每控制完成一次采樣操作，則停止等待下一個觸發脈沖的到來。倍頻器每輸出一個低電平脈沖，ADC采樣控制器的狀態機進行一次采樣操作。在倍頻器的觸發控制下，完成被測信號一個基波周期N個點的等間隔采樣，同時數字倍頻器跟蹤輸入信號的頻率的變化，盡可能地保持N個點的采樣寬度正好為被測信號一個周波的寬度。

--- 測試項目是基于FPGA的AD采樣控制器，他是用狀態機控制的周期性的重復事件，一次采樣操作完成后等待采樣脈沖、開始下一次的采樣。針對待測項目的周期性，

--- 在STP文件中將buffer acquisition mode分別設為連續存儲和循環采樣存儲兩種模式進行驗證。連續存儲方式記錄采樣操作的連續過程，而在循環采樣存儲方式下SignalTap II記錄多次采樣時刻數據。